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    4,398 verilog vhdl trabajados encontrados, precios en USD
    Descifrado verilog Finalizado left

    A partir del codigo de cisfrado, que facilito. Implementar el codigo para descifrado. Para ello se Implementará el algoritmo de descifrado y comprobarás su funcionamiento usando el mensaje cifrado como entrada y la clave operativa (MSBF). Si la simulación es correcta, el resultado será un bloque de 64 bits a cero (u ocho bytes a cero). A continuación, descrifrarás el mensaje cifrado que faciltaré con la clave operativa asociada. Y colocarás el mensaje en claro en la caja de texto de la tarea. Se proporcionará todos los archivos, claves en privado. Se necesita para el día 2 de Noviembre, es una tarea de estudios, fácil. El tiempo estimado de trabajo es 30 min porque el codigo de cisfrado lo tengo, solo es modif...

    $30 (Avg Bid)
    $30 Oferta promedio
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    Diseño de circuito VHDL en vivado

    $20 (Avg Bid)
    $20 Oferta promedio
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    Buenas! Veréis tengo que hacer el TFG, tengo casi hecho el código en VHDL, pero yo creo XILINX me vacila. Tengo que entregarlo antes de diciembre y necesito que alguien me lo consiga a hacer porque yo solo no lo saco. Adjunto las entidades que tengo hechas, esta casi todo ya escrito solo me falta que me funcione, que no se por que, pero no me funciona.

    $10 - $37
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    Requiero un contador / cronometro que pueda contar de 0 a 99.9 segs, se debera entregar codigo fuente en VHDL / Vivado asi como resultado de simulaciones

    $25 (Avg Bid)
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    Hola Miguel Angel, dominas VHDL? Si es así creo este proyecto para hablar contigo más ya que tengo un requerimiento pequeñito para resolver. Seguimos hablando por aquí.

    $9 (Avg Bid)
    $9 Oferta promedio
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    Hola Jorge Eduardo, como estamos? Dominas VHDL? Necesito un poco de ayuda con un pequeño proyecto. Seguimos hablando por aquí.

    $9 (Avg Bid)
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    Hi Jorge Luis, necesito ayuda con una cuestión de VHDL bastante sencilla si fuera posible. hablame por aquí y concretamos. es un poco urgente

    $10 - $10
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    Implemente un sistema de ecualización en tiempo real de tres bandas (bajos, medios y altos) en el FPGA de xilixn. Desarrolle los tres filtros necesarios para el ecualizador, los puede establecer en matlab o labview. Una vez definidos los coeficientes del filtro impleméntelos en el FPGA (a través de Matlab, Laview o Multisim). Se establece un bonus de 4 puntos para el grupo que lo implemente en código VHDL.

    $179 (Avg Bid)
    $179 Oferta promedio
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    Diseño FPGAs en VHDL Finalizado left

    Proyecto enfocado al diseño VHDL sobre FPGAS. Desarrollo de código y de bancos de pruebas, verificación del funcionamiento y resolución de algunas cuestiones. Tiene que estar terminado para el día 17 de diciembre. Se adjunta toda la descripción de lo que hay que hacer, así como unas plantillas para las soluciones y algunos bancos de pruebas.

    $35 (Avg Bid)
    $35 Oferta promedio
    1 ofertas

    El objetivo general del presente proyecto consiste en la realización, verificación funcional y validación experimental de un microcontrolador sencillo basado en un subconjunto de la arquitectura del juego de instrucciones del RISC-V. El microcontrolador debe ser descrito en SystemVerilog de modo que sea sintetizable y pueda ser implementado en una FPGA Cyclone IV de Altera. Su validación experimental se realizará en el laboratorio mediante una aplicación sencilla propuesta por cada grupo que haga uso de los recursos hardware disponibles en el módulo de test. El proyecto abarca por tanto los aspectos de verificación funcional, descripción de hardware empleando SystemVerilog, implementación de un sistema digital integrado ...

    $185 (Avg Bid)
    $185 Oferta promedio
    1 ofertas

    El objetivo general del presente proyecto consiste en la realización, verificación funcional y validación experimental de un microcontrolador sencillo basado en un subconjunto de la arquitectura del juego de instrucciones del RISC-V. El microcontrolador debe ser descrito en SystemVerilog de modo que sea sintetizable y pueda ser implementado en una FPGA Cyclone IV de Altera. Su validación experimental se realizará en el laboratorio mediante una aplicación sencilla propuesta por cada grupo que haga uso de los recursos hardware disponibles en el módulo de test. El proyecto abarca por tanto los aspectos de verificación funcional, descripción de hardware empleando SystemVerilog, implementación de un sistema digital integrado ...

    $246 (Avg Bid)
    $246 Oferta promedio
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    Necesito hacer un programa en VHDL de un reloj (formato 24hs), con cronometro y con alarma. Cuando cambio a cada uno. no se debe perder la cuenta de la hora, cronometro o la alarma seteada. El reloj, la alarma y el cronometro se debe poder cargar/modificar manualmente. Detención y reinicio del cronometro. Cuando la hora del alarma coincida con el clock, prender los (o algún) led. Se deberá implementar algún tipo de barrido multiplexado para el uso de los 4 dígitos “7 segmentos”.

    $180 (Avg Bid)
    $180 Oferta promedio
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    necesito transmitir datos numericos entre la fpga nexys 3 y el pc, usando protocolo uart por medio del puerto serial uart, comunicacion asincrona, el proyecto requiere que se lea un numero en binario tomado desde los switchs que trae la tarjeta y muestre el valor ingresado en form...fpga nexys 3 y el pc, usando protocolo uart por medio del puerto serial uart, comunicacion asincrona, el proyecto requiere que se lea un numero en binario tomado desde los switchs que trae la tarjeta y muestre el valor ingresado en formato decimal en el lcd 7 segmentos, adicional a eso que esta información sea transmitida via puerto uart al computador. los entregarles son el codigo hecho en verilog,( make file, archivos.v ) ademas de brindar una breve explicacion del trabajo realizado. hay un p...

    $33 / hr (Avg Bid)
    $33 / hr Oferta promedio
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    Necesito para nuestro equipo de 15 ingenieros incorporar dos nuevos ingenieros con ilusión, cierta experiencia y conocimientos en VHDL/Verilog y microprocesadores. Es trabajo a tiempo completo y con estabilidad (2 años). Ubicación: Sevilla y Albacete. Uno en cada sitio.

    $24560 - $61400
    $24560 - $61400
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    Desarrollar software Finalizado left

    Modificaciones y rutinas extras para- gestión de dispositivos procesado de imágenes video / foto reducción de tiempo de procesado Ubicación Tres Cantos, Madrid Conocimientos de FPGAs / VHDL un plus trabajo a realizar en Abril 2017

    $18 / hr (Avg Bid)
    $18 / hr Oferta promedio
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    Controlar la velocidad de un motor mediante PID usando encoder, en lenguaje VHDL para la tarjeta Basys 2 Spartan 3.

    $519 (Avg Bid)
    $519 Oferta promedio
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    Programar VHDL Basys 2 Finalizado left

    Ascensor 4 pisos, mediante una targeta basys 2 en una spartan 3e

    $145 (Avg Bid)
    $145 Oferta promedio
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    necesito realizar proyectos en la tarjeta Nexys 2 vhdl del fabricante que tiene el procesador spartan 3E de xilinx practicamente lo que busco es un manual tecnico de como descargar los softwares necesarios para el trabajo, describir paso a paso de como realizar un programa utilizando el puerto vga de la tarjeta , en concreto un programa completo basado VHDL que me permita con este programa piloto modificarlo para generar otros programas  basados en el puerto VGA  

    $184 (Avg Bid)
    $184 Oferta promedio
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    Realiza un circuito básico de PWM donde el tiempo en alto pueda modificarse en pasos de 10%. Simula el circuito y comprueba su funcionamiento. Deben verse varias consignas, compronado que la anchura de la salida es la correcta. Para este apartado puedes realizar una compilación funcional. ? Cambiando el tipo de compilación a no-funcional, compila el diseño eligiendo el dispositivo FLEX10KRC240-2. Utiliza las herramientas de MaxPlusII para obtener la frecuencia máxima de trabajo a la que puede funcionar el sistema. Mirando la información que aparece en el report file (fichero .rpt), indica el porcentaje de recursos lógicos que ocupa tu diseño. ? Escribe los resultados en un documento y mándaselo al profesor, junto con un archivo...

    $307 (Avg Bid)
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    Particular busca urgente programador para tarea REMUNERADA en vhdl (facililla). Se trata de una práctica de 3º de telecomunicaciones para entregar en 10 días. Texto tarea: Realiza un circuito básico de PWM donde el tiempo en alto pueda modificarse en pasos de 10%. Simula el circuito y comprueba su funcionamiento. Deben verse varias consignas, compronado que la anchura de la salida es la correcta. Para este apartado puedes realizar una compilación funcional. ● Cambiando el tipo de compilación a no-funcional, compila el diseño eligiendo el dispositivo FLEX10KRC240-2. Utiliza las herramientas de MaxPlusII para obtener la frecuencia máxima de trabajo a la que puede funcionar el sistema. Mirando la información que apar...

    $35 (Avg Bid)
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    Soy de colombia Programar un juego llamado simon dice En VHDL y en el programa llamado Xilinx Simón dice Colores  El juego Simón dice colores es un juego de memoria donde el jugador deberá seguir la secuencia de colores que “Simón”  aleatoriamente va generando.  cada uno asociado con un color (verde, amarillo, azul y  rojo). Cada acierto de la secuencia completa de colores por parte del jugador incrementa el nivel y Simón agrega un nuevo  color a la secuencia. El juego termina cuando el jugador se equivoque o cuando alcance el número máximo de niveles para  los que fue diseñado el juego, el cual en ningún caso deberá ser menor a 32 niveles. 

    $307 (Avg Bid)
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    We need to port to native c++ a KDA algo that is blake2s and verify that works (so that create nounce from work) and then port this to HSL verilog (xilinx) The code can be taken from CryptoPP or from this link: Taken from this library: Once the code is verified in C we need to test to see if we can generate nounce and confirmation and if possible optimize it

    $185 (Avg Bid)
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    Assalam o alaikum !!! I am looking for fresh electrical engineers with specializations in all domains of electrical engineering including: 1) Electrical Power 2) Electronics 3) Telecommunication 4) Computer architecture 5) Embedded systems I am looking for experts in following domains: • VHDL/Verilog, LabVIEW/Multisim/PSPICE • Microcontroller like Arduino, Raspberry Pi, FPGA, AVR, PIC and STM32. • Matlab/SIMULINK, Network Simulator NS2/NS3 • PLCs / SCADA • PCB Designing-Proteus, Eagle. • IOT Technologies like Ethernet, GSM GPRS. • HTTP Restful APIs connection for IOT Communications.

    $370 (Avg Bid)
    $370 Oferta promedio
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    Hello, Everyone I am looking for VHDL expert for vhdl register without using process. Will discuss more details with expert only. Thanks

    $141 (Avg Bid)
    $141 Oferta promedio
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    Library for asic 5 días left

    We need to make a library for Asic and testing Verilog code into it

    $600 (Avg Bid)
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    test-bench for VHDL module 2 días left
    VERIFICADO

    I need the test bench working with modelsim to validate the module has been written in vhdl. The test bench needs to check the working stage of module.

    $17 / hr (Avg Bid)
    $17 / hr Oferta promedio
    17 ofertas

    microcontroller programs employing peripherals ADC and PWM peripherals Scheduling and concurrency using FSM RTOS Wireless systems and IoT State machines( Verilog) Digital Design using Verilog and software Programming FPGAs Embedded processors

    $236 (Avg Bid)
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    Would like someone who can code in verilog-A for TFET within limited time

    $118 (Avg Bid)
    $118 Oferta promedio
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    Looking for help on an adder project in verilog

    $24 (Avg Bid)
    $24 Oferta promedio
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    Hi, I am looking to optimize my current system verilog code. Please let me know if you have experience implementing optimization techniques in System Verilog.

    $25 (Avg Bid)
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    Hello, you've sent me a message earlier about a project in Xilinx and VHDL, are you still available?

    $68 (Avg Bid)
    $68 Oferta promedio
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    Modul de inmultire, folosind sumator si registrii de deplasare

    $121 (Avg Bid)
    $121 Oferta promedio
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    Verilog Project Finalizado left

    I have a project about implementing a Datapath and a Controller FSM for Fibonacci Series Calculator on Quartus and Modelsim.

    $28 (Avg Bid)
    $28 Oferta promedio
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    Need someone to Recheck my Verilog Code for PipelineDesign

    $94 (Avg Bid)
    $94 Oferta promedio
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    I am looking to hire someone to go through the vitter algorithm of the dynamic huffman coding and implement the encoder(compulsory) and decoder(optional) . I am willing to explain you the details of the algorithm in depth once we connect . there are several articles that I have referred to but the wikipedia description is pretty accurate so I provide the link here. There is a visual representation of the same algorithm in the other links and some accompanying text explaining. You are required to go through the vitter algorithm and implement the same. Links : 1) 2)

    $137 (Avg Bid)
    $137 Oferta promedio
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    $90 Oferta promedio
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    I have written the code for a simle SPI Master in verilog and also included a testbench. I want you to: 1) Add a Clock Divider to it, so that the output SPI frequecy is 1MHz 2) There are 3 SPI commands: (1) one write command, (2) multiple write command, (3) one read command. Modify the SPI master Verilog code to implement these 3 commands. Ideally, I want to specify (i) write or read, (ii) number of bytes if write command, (iii) address, (iv) data, then the code will automatically generate the correct checksum and dummy bytes. Would appreciate if the work could be finished as soon as possible. Thanks!

    $9 (Avg Bid)
    $9 Oferta promedio
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    2 interface accessing the arbiter through clock crossing using a config register. More details will be shared later.

    $23 (Avg Bid)
    $23 Oferta promedio
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    Computer Architecture Finalizado left

    Need to code in ARMv7 and VHDL. Questions would be tough

    $100 (Avg Bid)
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    Need help with VHDL Finalizado left

    Need help to code for a hamming coder. Please let me know if you can do it.

    $20 / hr (Avg Bid)
    $20 / hr Oferta promedio
    7 ofertas

    i have a code for tfet using verilog-a,i need to get a circuit from verilog-a in cadence virtuoso and design digital circuit,half adder and ring oscilator

    $20 (Avg Bid)
    $20 Oferta promedio
    3 ofertas

    Design, simulate and verify a synchronous digital system that detects and recognizes your student ID as password that can be used to generate an output signal. The student ID is entered to the system sequentially and synchronized to the master clock for proper operation of the system. The system is expected to generate an output logic High for 3 clock cycles if the ID sequence is detected correctly. The system will then return to the wait state, where it waits for a new sequence to be entered by user. Use any of the student ID from the group members in this design. You are free to add any additional features to your system as deemed appropriate.

    $5 / hr (Avg Bid)
    $5 / hr Oferta promedio
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    I need someone expert in python and Verilog/VHDL

    $156 (Avg Bid)
    $156 Oferta promedio
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    hi i want to create one image processing code for attached images . final image has different. This small dot can be any where in this white line . can you do this? code should have to find this dot in blue red ,yellow etc apart from can use only Verilog or VHDL here please send your price for this and time . Then we can start.

    $680 (Avg Bid)
    $680 Oferta promedio
    5 ofertas

    , I need help with, Single cycle data-path design of CPU with assembly code in Verilog.

    $245 (Avg Bid)
    $245 Oferta promedio
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    I need help -- 2 Finalizado left

    Hi, I need help with, Single cycle data-path design of CPU with assembly code in Verilog.

    $8 - $23
    $8 - $23
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    Need VHDL Expert Finalizado left

    Need a VHDL Expert designing processors

    $103 (Avg Bid)
    $103 Oferta promedio
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    Need an expert in VHDL with Microprogrammed control unit and hardwired control unit design for a 1 bit processor

    $93 (Avg Bid)
    $93 Oferta promedio
    8 ofertas

    Message me for more info about the project.

    $130 (Avg Bid)
    $130 Oferta promedio
    18 ofertas

    Need to implement neural network testing on verilog. Need verilog coding. Training and testing done in matlab. And then testing part again done in verilog. And then compare the computational time of matlab and verilog

    $67 (Avg Bid)
    $67 Oferta promedio
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